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硬件电路设计之DDR电路设计(2)

发布时间:2024-03-24 13:05:05   来源:爱游戏官方网站
 

  。多个芯片复用或者与NAND FlashNor Flash复用时,必须要格外注意该信号。

  dredd Strobe),低电平有效,列选通信号为CAS(Column Addredd Strobe),低电平有效;

  :用于在读模式下控制输出缓冲,在写模式下屏蔽输入数据。LDQM,UDQM这些信号线是为实现字节访问和半字访问,LDQM控制低八位,UDQM控制高八位,这样当要按字节写的时候,就把高八位屏蔽掉。

  今天使用的DDR颗粒为镁光的MT40A256M16GE-075E(DDR 的厂家有三星、镁光、海力士、东芝,国产厂家有长鑫、紫光),数据位宽为16bit,存储的容量为4Gbit(容量计算请参考:硬件电路设计之DDR电路设计(1)),支持最高的时钟频率为1.333 GHz,供电范围1.14V-1.26V,封装形式为96-Ball FBGA。

  DDR4的电源主要有以下几个部分:VDD(核电压)、VDDQ、参考电压VREF、VTT、激活电压VPP。

  Power supply通常也会被称为主电源(核电压),其供电范围: 1.2V ±0.060V。随着持续不断的发展,主电源(核电压)的电压在不断降低,具体见下:

  控制、命令和地址的参考电压。该电压要求跟随VDDQ,且VREF=VDDQ/2。参考电压VREF能够最终靠两种方式获取:

  VREF需要的电流比较小,一般为mA和几十mA的数量级,这样的形式在布局上比较灵活,且成本较低。分压电阻的取值范围:100Ω-10kΩ,电阻精度为1%。参考电压VREF每个分压电阻上需要添加一个0.1uF的滤波电容。

  此处推荐的芯片是TID的电源管理芯片(TPS51200DRCR),TPS51200 器件是一款灌电流和拉电流双倍数据速率 (DDR) 终端稳压器,专对于低输入电压、低成本、低噪声的空间受限型系统而设计。

  此外,TPS51200 还提供一个开漏 PGOOD信号来监测输出稳压,并提供一个 EN 信号在 S3(挂起至 RAM)期间针对DDR应用对VTT进行放电。

  VTT为匹配电阻上拉到的电源,VTT=VDDQ/2。DDR的设计中,根据拓扑结构的不同,有的设计使用不到VTT,如控制器带的DDR器件比较少的情况下。若使用VTT,则VTT的电流要求是比较大的,所以要走线使用铜皮铺过去。并且VTT要求电源,即能够给大家提供电流,又可以灌电流(吸电流)。

  一般情况下能够正常的使用专门为DDR 设计的产生VTT的电源芯片来满足规定的要求(曾经使用过程中用了简单的线性稳压器也没发现出现什么样的问题,这样的形式还是不建议的)。每个拉到VTT的电阻旁一般放一个10nF~100nF的电容,整个VTT电路上需要有uF级大电容进行储能。

  一般情况下,DDR的数据线都是一驱一的拓扑结构,且DDR2和DDR3内部都有ODT做匹配,所以不需要拉到VTT做匹配即可得到较好的信号质量。而地址和控制信号线如果是多负载的情况下,会有一驱多,并且内部没有ODT,其拓扑结构为走T点结构或Flayby结构,所以常常需要用VTT进行信号质量的匹配控制。

  VPP为激活电压,一般为2.5V电压,上电的时间必须早于VDD,且在整个工作期间一定要保持高于VDD的电压。

  **CK_T、CK_C是差分时钟输入。所有的地址、命令和控制信号都是在CK_T上升沿和CK_C下降沿的交叉位置采样。

  数据掩码以及数据总线倒置:DM 信号是作为写数据的掩码信号,当 DM 信号为低电平时,写命令的输入数据对应的位将被丢弃。DM 在 DQS 的两个条边沿都采样。同时,在 MR5 中的 A10,A11,A12 可选择此信号是 DM 还是 DBl。在 X8 设备中, MR1 的 A11 可控制此信号是 DM 或者 TDQS, DBI 为低电平时,DDR4 SDRAM 会将数据来进行翻转存储以及输出,反之,DBI 为高电平时,则不会翻转数据,TDQS 仅支持 X8 设备。

  数据选通信号:输入时与写数据同时有效,输出时与读数据同时有效,与读数据时边沿对齐的,但是跳变沿位于写数据的中心

  警告信号,低电平有效。当出现数据错误(CRC校验错误等)时,该引脚会被拉低。

  激活信号,低电平有效。ACT_N为低电平时,A[16:14]为复用功能,ACT_N为低电平时为高电平时,A[16:14]为地址线。

  总结最重要的包含以下几个主要的模块:电源模块,存储模块,显示模块,和对外接口模块。

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  中的“地” /

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  (4) /

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  解读 /

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